| fpga開發(fā)板DE2實驗講義 | |
| 所屬分類：解決方案 | |
| 上傳者：hbcxzcj | |
| 文檔大?。?span>1753 K | |
| 標簽： Altera Verilog Quartus II | |
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| 文檔介紹：FPGA(FPGA(FPGA(FPGA(FPGA(現(xiàn)場可編程門陣列 現(xiàn)場可編程門陣列 現(xiàn)場可編程門陣列 現(xiàn)場可編程門陣列 )最常用的結(jié)構(gòu)是查找表（ 最常用的結(jié)構(gòu)是查找表（ 最常用的結(jié)構(gòu)是查找表（ 最常用的結(jié)構(gòu)是查找表（ 最常用的結(jié)構(gòu)是查找表（ 最常用的結(jié)構(gòu)是查找表（ LookLook -Up -Table,LUTTable,LUT Table,LUT Table,LUTTable,LUT）結(jié)構(gòu)，如 ）結(jié)構(gòu)，如 ）結(jié)構(gòu)，如 ）結(jié)構(gòu)，如 AlteraAlteraAlteraAltera Altera的 ACEXACEXACEX 、APEXAPEX APEX、Cy clone clone clone、Cyclone IICyclone IICyclone II Cyclone II Cyclone II系列和 XilinxXilinxXilinxXilinxXilinxXilinx的 SpartanSpartan SpartanSpartan 、VirtexVirtexVirtexVirtexVirtex 系列等。 系列等。 系 | |
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