文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.182661
中文引用格式： 崔斌，王文炎，王喆，等. 基于IBIS模型的FPGA信號完整性仿真驗證方法[J].電子技術應用，2019，45(6)：54-57.
英文引用格式： Cui Bin，Wang Wenyan，Wang Zhe，et al. A simulation and verification method based on IBIS model for signal integrity of FPGA[J]. Application of Electronic Technique，2019，45(6)：54-57.
0 引言
人工智能與深度學習等領域的快速發(fā)展，使得FPGA等器件應用范圍愈加廣泛，同時也要求器件的開關速率加快、引腳數(shù)量增多。但陡峭的時鐘邊沿和增加的引腳數(shù)使得雜散、耦合、寄生電容電感會對器件產生諸多信號完整性（Signal Integrity，SI）問題。這不僅會降低器件的應用可靠性，對通信網(wǎng)絡引入噪聲，嚴重時會致使系統(tǒng)功能失效[1]。
一個高速數(shù)字系統(tǒng)的信號完整性與以下三種設計層次上的因素有關：(1)芯片級：I/O buffer和信號回流的路徑設計不當?shù)?sup>[2]；(2)封裝級：封裝的高電感系數(shù)，阻抗不匹配[3]，布線不當和信號回流路徑布局不合理等；(3)PCB板級：鏈路串擾，端口反射，信號衰減，電磁兼容問題等[4]。
目前，對于包括FPGA在內的高速數(shù)字器件的信號完整性研究較多，但是均局限于在設計過程中如何改善器件信號完整性。如顧炯炯等人分析了高速集成電路的封裝對信號完整性的影響[5]；尚玉玲等人通過建立TSV三維物理模型來分析信號完整性影響因素[6]；YE Y等人使用模塊化建模獲得等效電流從而進行信號完整性分析[7]。可以看出，這些工作缺少針對設計師選用器件的角度的考慮，而器件自身引入的信號完整性關系到設計系統(tǒng)的魯棒性，因而，開展器件信號完整性的驗證是很有意義的。
本文首先通過對信號完整性問題產生機理的分析，提出了器件本身信號完整性仿真驗證方法，然后使用HyperLynx軟件針對SRAM型FPGA器件進行了基于IBIS模型的器件級的信號完整性仿真，再通過對類似的FPGA器件的仿真結果進行對比分析，給出了模型參數(shù)的差異對器件信號完整性的影響。
1 仿真原理
1.1 仿真模型
信號完整性仿真工作是基于模型的計算來預測實際信號的傳輸情況。在四種常用的模型中的行為模型里[8]，元器件可以被看成黑盒子，使用中只測量或者模擬其端口的電氣特性，而不涉及器件的詳細描述，另外它與電路模型相比，在保持了精確性的同時，仿真時間大大縮減。
目前行為模型中有一種IBIS（Input/Output Buffer Information Specification）模型，它通過輸入和輸出引腳的電壓電流關系和電壓時間關系來描述器件的行為[9]，源文件可以進行修改且易于獲取。基于這些原因，本文將選用這種行為模型。
1.2 仿真工具
EDA廠商提供了多種多樣的信號完整性仿真工具，其中，HyperLynx軟件與IBIS模型的接口較好[10]，不需要格式轉換即可直接使用[11]，并且集成有IBIS模型編輯工具IBIS Editor 3.2。仿真結果的分析可通過測試工具直接測出信號的峰峰值、過沖/下沖的最大幅值以及信號的上升/下降時間等參數(shù)，也可實現(xiàn)標準模式下的仿真，或信號眼圖的仿真[12]等，因此本文將選用這種軟件。
2 仿真實例
2.1 仿真對象
當FPGA的傳輸速率達到Gb/s時，其數(shù)字信號的有效頻譜已經(jīng)擴展至毫米波頻段，會在通信網(wǎng)絡中產生顯著的信號完整性問題。
Xilinx公司的Virtex-4和Altera公司的Stratix-2系列的SRAM型FPGA，其單端I/O的傳輸速率達600 Mb/s，差分I/O的傳輸速率達1 Gb/s[13]。因此，本文選擇采用相同的90 nm工藝的V-4(Virtex-4)和S-2(Stratix-2)系列的FPGA器件作為信號完整性仿真比較對象。
2.2 仿真線路
根據(jù)LVDS標準差分端口正常使用的實際情況，本文采用如圖1所示的差分傳輸線路進行仿真[14]。
圖中，U1、U2對應V-4的差分I/O端口，U8、U9對應S-2的差分I/O端口；TL1、TL2和TL6、TL7分別為上述傳輸端口對應的差分傳輸線，傳輸線阻抗統(tǒng)一設置為50 Ω，位于電路板的內信號層，傳輸距離均為3英寸；R2和R4為終端匹配電阻，阻抗大小為87.6 Ω。
仿真時由U1和U8端口發(fā)送偽隨機數(shù)據(jù)序列，然后檢測U2和U9端口處的接收數(shù)據(jù)眼圖，從而表征數(shù)據(jù)傳輸質量。
3 仿真結果分析
對不同數(shù)據(jù)傳輸速率依次進行仿真，根據(jù)眼圖得出的相應的數(shù)據(jù)參數(shù)如表1所示，眼圖則只選擇具有代表性的1 Gb/s、1.6 Gb/s以及2.4 Gb/s列出，分別如圖2、圖3、圖4所示。可以從以下三個方面來判斷器件的信號完整性。
(1)從信號有效數(shù)據(jù)寬度來看：在數(shù)據(jù)傳輸過程中，其值越大，所傳輸信號的信號完整性越好。如圖2所示，數(shù)據(jù)傳輸速率為1 Gb/s時，S-2器件的數(shù)據(jù)有效寬度為869 ps，V-4器件為722 ps。其他傳輸速率下也可以得出相同的結論。因此，從信號有效數(shù)據(jù)寬度來看，S-2器件的信號完整性好。
(2)從信號的電平幅值來看：信號的電平與接收端閾值電壓之間的差值越大，信號的抗干擾能力越強，信號完整性越好。在LVDS傳輸標準下，兩種器件的接收端閾值電壓相同，閾值電壓包括最低高電平電壓Vih=100 mV和最高低電平電壓Vil=-100 mV。從圖2、圖3可看出，S-2器件信號高電平位于310 mV附近，低電平位于-310 mV附近；V-4器件對應位于250 mV和-250 mV附近。表明S-2器件信號與接收端閾值電壓之間的差值大于V-4器件，S-2器件的信號完整性好。
(3)從傳輸速率改變對信號傳輸質量的影響來看，信號傳輸質量隨傳輸速率的提高而變小，則信號完整性越好。
根據(jù)表1數(shù)據(jù)，兩種器件的信號有效數(shù)據(jù)寬度隨著傳輸速率的提高而減小，但降低的速度不同。通過對比有效數(shù)據(jù)寬度占整個數(shù)據(jù)寬的百分比可以看出，S-2器件在傳輸速率為1.0 Gb/s到2.2 Gb/s范圍內，百分比始終保持在70%左右，隨著傳輸頻率的進一步提高，該值才有所下降；而V-4器件的有效數(shù)據(jù)百分比則隨著傳輸速率的提高而迅速減小，當傳輸速率達到1.8 Gb/s時，有效數(shù)據(jù)百分比就已降低到50%以下。可以看出，S-2器件的數(shù)據(jù)傳輸質量隨傳輸速率變化的穩(wěn)定性比V-4器件好，S-2器件的信號完整性較好。
4 模型差異仿真
為了進一步分析影響信號完整性的原因，對兩種器件的IBIS模型參數(shù)進行了比對。FPGA的IBIS模型由上拉/下拉特性曲線、硅芯片電容、上升/下降沿特性曲線、平均翻轉速率、電源/地箝位特性曲線和封裝參數(shù)組成[15]。通過對比發(fā)現(xiàn)前兩個參數(shù)差異較大，因此本文著重對其進行相關仿真。
下拉曲線之間的差異主要是曲線發(fā)生變換的位置及變化趨勢有所不同。V-4器件發(fā)生變換的位置為V=0 V，S-2器件為V=-1 V，且變換時趨勢為先上升后下降。本文以變換位置點為分割處，將兩者曲線互相進行分割重組，如圖5所示。
仿真線路結構與參數(shù)同前文所述，仿真眼圖如圖6所示，可以看出V-4和S-2器件上拉曲線變換位置位于-1 V時器件的信號完整性明顯優(yōu)于變換位置位于0 V的器件。因此，在FPGA工作頻率較高時，可以選擇將器件的上拉曲線轉折點適當左移來獲得更好的信號完整性。
同時，V-4器件的硅芯片電容（C_comp）值為8 pF，S-2器件為3.8 pF，兩者相差近一倍，并且之前的仿真中已經(jīng)證明兩種器件在信號完整性方面有較大差異。因此，有必要驗證C_comp值對于器件信號完整性的影響。
V-4器件的仿真結果如圖7所示，當C_comp值增大為12 pF時，曲線上升和下降邊沿變緩且眼圖中心位置的電壓幅度降低，表明C_comp值的增大使V-4器件的信號完整性略有下降；當C_comp值減小為3.8 pF時，曲線上升和下降邊沿變陡且波動變小，所以C_comp值的減小可以在一定程度上提高V-4器件的信號完整性；當C_comp值繼續(xù)減小至2 pF時，曲線有更陡的上升和下降邊沿，且高/低電平部分的波動基本消失，信號完整性更加良好。因此，C_comp值的減小會提高V-4器件的信號完整性。
S-2器件的仿真結果如圖8所示，當C_comp值減小為2 pF時，曲線上升和下降邊沿變陡，眼圖的有效數(shù)據(jù)寬度變大，同時曲線高/低電平附近的波動略有增大，但由于器件的最大/最小電壓為±3.6 V，故小幅波動影響不大；當C_comp值增大至8 pF～12 pF時，曲線在高/低電平部分的波動減小，但是曲線的上升和下降邊沿變緩，有效數(shù)據(jù)寬度減小，信號完整性變差。因此，C_comp值的減小同樣會提高S-2器件的信號完整性，但程度不及V-4器件。
前文所述的仿真結果進一步表明器件的信號完整性與器件本身的某些關鍵特性設計有關，因此在高速高頻的系統(tǒng)設計前，有必要針對器件本身引入的相關影響因素進行充分的仿真工作。一般來說，通過本文提出的仿真驗證方法，可以驗證器件的信號完整性，并且能從模型參數(shù)中分析出影響原因，為進一步改善器件的信號完整性指明了方向。
5 結論
本文提出了使用基于IBIS模型以及HyperLynx軟件進行仿真驗證FPGA的信號完整性的方法。該方法分為4個步驟：仿真軟件選擇、仿真線路設計、IBIS模型參數(shù)輸入、數(shù)據(jù)傳輸仿真。仿真后從信號眼圖表現(xiàn)出的有效數(shù)據(jù)寬度、電平幅值和傳輸速率三個方面的差異判斷出S-2器件的信號完整性更為優(yōu)秀。這種利用數(shù)據(jù)眼圖的分析方法可以直觀地判斷出器件的信號完整性質量。
進一步對兩款器件的模型參數(shù)的對比表明，上拉/下拉特性曲線和硅芯片電容的參數(shù)差異較大。這種分析不僅能得出造成器件信號完整性差異的內在機理，而且對于從設計上優(yōu)化器件信號完整性質量有很大的參考意義。
綜上，本文的研究表明，基于IBIS模型的信號完整性仿真技術可以作為一種驗證和評價FPGA信號完整性的方法。
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作者信息:
崔 斌，王文炎，王 喆，張雷浩，李 爽，康 賀
(中國航天元器件工程中心，北京100011)