| 用Blackfin 處理器實(shí)現(xiàn)刪余速率為1:4的維特比解碼器 | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：serena | |
| 文檔大小：193 K | |
| 標(biāo)簽： DSP | |
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| 文檔介紹：另外，本文將介紹一個(gè)約束長(zhǎng)度為5的刪余速率為1:4的維特比解碼器的實(shí)現(xiàn)案例，并假設(shè)讀者熟悉維特比算法的一些基本原理。 | |
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