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一種基于嵌套CRC的分段極化碼設計[通信與網絡][通信網絡]

極化碼循環冗余校驗輔助的串行抵消列表（Cyclic Redundancy Check Aided Successive Cancellation List，CA-SCL）譯碼算法隨著列表的增大，需要大量的空間存儲資源，導致其在資源受限條件下無法應用。針對該問題，提出了一種基于嵌套CRC的分段極化碼設計方法。通過分段內并行、分段之間串行的碼字結構，極大降低了存儲資源消耗；利用設計的嵌套CRC多重校驗的優異檢錯性能，以及創新的分段之間串行列表譯碼算法，進一步提高了碼字性能。仿真結果表明，所提算法在明顯低于CA-SCL譯碼算法的存儲資源消耗下，可以獲得更優的譯碼性能。

發表于：8/14/2025 2:32:00 PM

基于知識圖譜和協同過濾算法的多頭注意力網絡[通信與網絡][通信網絡]

當前基于知識圖譜的推薦方法大多聚焦于知識關聯的編碼機制，往往忽視了用戶-物品交互中潛在的關鍵協同信號，導致現有模型學習到的嵌入向量無法有效地表達用戶和物品在向量空間中的潛在語義。為解決這一問題，提出一種融合知識圖譜和協同過濾的多頭注意力網絡——協同知識感知多頭注意力網絡（CKAN-MH）。該網絡在傳統的CKAN模型的基礎上引入多頭注意力機制，以自適應地關注不同特征的子集，通過動態調整注意力權重，對尾實體進行差異化加權處理。引入多頭注意力機制后，模型能夠更全面地捕捉數據中隱含的復雜關系與模式，進而顯著提升推薦系統的性能表現。此外，還在三個真實數據集上應用CKAN-MH模型進行實驗評估。實驗結果表明，CKAN-MH模型在性能上優于當前多個主流先進基線模型，驗證了該模型的有效性和優越性。

發表于：8/14/2025 2:23:00 PM

基于變步長LMS的多普勒雷達回波信號處理方法[測試測量][通信網絡]

針對復雜電磁環境下多普勒雷達回波信噪比較低導致難以處理的問題，提出一種基于改進箕舌線函數的變步長LMS自適應噪聲對消方法。通過在原本的步長迭代公式和濾波器權系數迭代中添加反饋量來提高算法整體的抗干擾性能，在步長迭代中添加補償量來加快算法初期的迭代速度。仿真結果表明在0至-10 dB信噪比下，所提算法能夠有效還原含噪信號中的目標信號，誤差均方值最小為0.004 5，最大相關系數為0.95，最大輸出信噪比為10.60dB。實測結果表明所提方法在雷達回波信號降噪方面的性能突出，均方誤差最小為0.005 5，在實際電磁信號降噪處理中具有適應性和有效性。

發表于：8/14/2025 2:14:00 PM

基于變量地址的DCS平臺下裝技術研究[測試測量][智能電網]

依據核電廠控制系統運行場景，分析了一類基于變量地址的DCS平臺在下裝工程組態數據時存在的問題，研究了一種無擾的增量下裝技術，包括工程組態軟件、控制器、數據服務及人機接口的優化改進。通過設計驗證及實際工程應用表明所研究的增量下載方案可有效回收空閑地址位，確定變量地址與變量名稱的對應關系，防止現場數據錯位及執行機構誤動作，提高DCS的運行效率及核電廠的運行安全性。

發表于：8/14/2025 2:03:00 PM

智能水位標尺監測系統的設計實現[測試測量][安防電子]

隨著目前深度學習的發展，通過視頻來監測水位成為近年來的研究熱點，為了提高對城市河道、水庫等地水位高度檢測的準確性，提出了一種5G智能水位標尺監測系統，主要介紹以星宸SSC338G為核心的硬件設計和一種基于YOLOv8n改進的水位監測方法。首先用于識別水尺方位，再對水尺圖像進行灰度化和二值化處理，最后通過YOLOv8n識別水尺上的字符及刻度信息，分析計算水位數據。通過引入注意力機制EMA和更換損失函數Focal-EIoU，使得改進后的模型參數量減少了21%，模型大小減少了17%，浮點運算次數減少了21%。根據與人眼實際對比實驗，證明該模型精度符合要求，總體實現了智能水尺設計要求。

發表于：8/14/2025 1:53:00 PM

探索分布式仿真方法加速Chiplet系統級驗證[EDA與制造][工業自動化]

隨著人工智能（AI）和高性能計算領域對芯片算力需求的增長，Chiplet方案正日益受到行業重視。然而Multi-Die系統復雜性和規模的擴大導致仿真消耗服務器資源大、驗證交付周期延長等。為解決這些問題，分析了傳統的三步法和Socket驗證方法，重點探索了Cadence分布式仿真方案，基于某實際Chiplet項目將系統級仿真任務分解成多個子Die并行執行的仿真實例，從服務器內存、跨服務器通信延遲、同步時間精準調控、信號連接開始時間及信號連接數量等多個方面探索了分布式仿真提效的措施，實現了超大規模Chiplet系統級RTL仿真和回歸效率提升。

發表于：8/14/2025 1:44:00 PM

XR芯片系統的EMU全場景AVIP快速迭代驗證方案[EDA與制造][工業自動化]

隨著XR領域的不斷發展，市場對全功能和更高性能的復雜XR芯片系統需求越來越強烈。需求傳導到芯片設計環節，呈現出芯片規模和復雜度增加的態勢，給芯片驗證收斂帶來的挑戰也同時不斷增大。如何在投片前做到關鍵指標驗證收斂，是每個芯片工程師和項目經理面對的難題。在XR芯片研發領域，為了解決這一難題，提出EMU全場景AVIP快速迭代驗證方案，其中EMU設備采用Cadence Palladium Z2，AVIP在Cadence VIP的基礎上，適配Palladium Z2 EMU環境，對接PCIe、MIPI、USB、UART等不同接口，并滿足仿真加速、數據比對等需求。通過在XR芯片系統中EMU全場景AVIP快速迭代驗證方案的應用，有效提升驗證收斂效率，為芯片的成功交付做到了有力支撐。

發表于：8/14/2025 1:35:00 PM

基于Cadence軟件平臺的分布式電源噪聲仿真方法研究[EDA與制造][工業自動化]

為了縮短采用PowerSI提取電源S參數的建模時間，提高芯片內部功能模塊電源仿真的精度，進一步識別敏感區域電源噪聲，引入了一種基于封裝電源的分布式建模及電源噪聲實測點確定方法。用該方法研究了系統處理芯片內部功能模塊的電源仿真，發現在時域電源仿真的噪聲中，同一數據流流經功能近似的電源模塊產生的電源噪聲存在相似性。在此基礎上，建立電源分布式模型，將功能近似的電源模塊進行分組，并將分組后的封裝電源S 參數模型和die內RC模型融入到電源時域噪聲仿真中，然后根據仿真結果確定封裝bump處敏感區域噪聲實測點的位置。通過仿測對比發現，在噪聲頻域主頻點對齊的條件下，噪聲時域的仿測誤差小于6%，驗證了所提分布式仿真方法的有效性。

發表于：8/14/2025 1:26:00 PM

基于Innovus COD的高效時鐘樹綜合方法及應用[EDA與制造][工業自動化]

基于Cadence Innovus 時鐘樹綜合與優化引擎COD，提出了一種對于spec文件優化精簡的方案（auto_spec flow），該方案省去了工具自動生成的spec中冗余的內容，并根據各命令類型進行重新排序，方便用戶進行spec文件的閱讀與管理。此外auto_spec flow還考慮了時鐘樹綜合中常見的問題，如DFT時鐘對功能時鐘的影響，以及generated_clock對主時鐘的影響，分別添加了DFT時鐘處理腳本，以及generated_clock自動識別處理功能。實驗結果表明，auto_spec flow能夠有效地提升工作效率，縮短時鐘latency，提升時鐘質量，并對芯片PPA的提升具有重要意義。

發表于：8/14/2025 1:16:00 PM

Voltus Insight AI 在高性能CPU核物理實現上的全流程應用[EDA與制造][工業自動化]

隨著高性能計算芯片設計向先進工藝節點演進，芯片集成度的飛躍式增長使得晶體管密度突破每平方毫米數億門級，導致電源分配網絡（PDN）的金屬線寬持續收窄，通孔電阻呈非線性上升，加上高密度邏輯單元在吉赫茲級時鐘頻率下的同步翻轉行為，顯著加劇了電壓降（IR Drop）風險。基于Cadence Voltus Insight AI feature，提出了一種針對高性能CPU核的物理實現的全流程電壓降優化方案，通過整合AI驅動的IR感知布局（IR-Aware Placement）、電源網絡加強（reinforce_pg）及Watch Box修復技術，能夠動態預測電源網格的電流分布熱點，對高功耗邏輯單元進行擺放優化，實現IR 熱點區域的提前預防和高效修復。結果表明，在相同條件下，不僅能節約時間，提高效率，電壓降修復率也從過去的66%顯著提升至96%，同時避免了時序（Timing）與設計規則（DRC）的惡化。

發表于：8/13/2025 5:17:00 PM