頭條 銀湖資本完成對Altera的51%股權(quán)收購 北京時間9月15日晚間，全球 FPGA 創(chuàng)新技術(shù)領(lǐng)導者 Altera 宣布，全球技術(shù)投資巨頭銀湖資本（Silver Lake）已完成對 Altera 51% 股權(quán)的收購，該股權(quán)原由英特爾公司持有。同時，英特爾將保留 Altera 49% 的股權(quán)，此舉也彰顯了雙方對 Altera 未來良好發(fā)展充滿信心。 最新資訊 教學：有關(guān)AXI IIC和PS IIC的自調(diào)試技巧 在本篇博文中，我們將探討有關(guān) AXI IIC 和 PS IIC 的自調(diào)試技巧。 發(fā)表于：8/26/2022 入門：SoC FPGA帶來全新而開放的ISA選擇 電子發(fā)燒友網(wǎng)報道（文/周凱揚）進入AI和云時代以來，顯而易見的趨勢之一就是FPGA出現(xiàn)的頻率開始降低了，且不說曾經(jīng)的兩大FPGA巨頭均已被x86廠商收購，就連FPGA引以為豪的多樣化和靈活性，也被專注于特定應(yīng)用但全定制化、成本低的ASIC壓得有些抬不起頭來。FPGA廠商們也沒法維系那么多的應(yīng)用，去和不斷涌現(xiàn)的ASIC初創(chuàng)公司在各個領(lǐng)域去一一硬碰硬。 發(fā)表于：8/25/2022 入門：可編程邏輯電路設(shè)計 可編程邏輯（Programmable Logic）是指可編程邏輯器件實現(xiàn)的一種提供多種功能的電路邏輯。相對于固定邏輯，可編輯邏輯有很多優(yōu)點。 發(fā)表于：8/25/2022 掃盲：現(xiàn)場可編程門陣列FPGA設(shè)計驗證的主流技術(shù)是什么 現(xiàn)場可編程門陣列（Field Programmable Gate Array，F(xiàn)PGA）是在PAL、GAL、CPLD的基礎(chǔ)上產(chǎn)生的。它屬于一種半定制電路，與全定制電路相比，開發(fā)成本較低，功能可擴展，同時又提供了較多的邏輯單元。 發(fā)表于：8/25/2022 教學：電可編程邏輯器件EPLD是如何設(shè)計的 電可編程邏輯器件（Electrically Programmable Logic Device,EPLD）是指采用電信號的可擦可編程邏輯器件。 發(fā)表于：8/25/2022 教學：邏輯綜合工具的工作流程 邏輯綜合工具（Logic Synthesizer）是將數(shù)字電路的寄存器傳輸級（RTL）描述經(jīng)過布爾函數(shù)簡化和邏輯優(yōu)化等步驟自動轉(zhuǎn)換到邏輯門級網(wǎng)表的工具。 發(fā)表于：8/24/2022 Linux教學——Linux設(shè)備樹基礎(chǔ)知識 傳輸介質(zhì)的選擇，無論是PCB材料還是電纜類型，都會對系統(tǒng)性能產(chǎn)生很大的影響。盡管任何傳輸介質(zhì)在GHz頻率都是有損的，但本章提供了一些管理信號衰減的指南，以便為給定的應(yīng)用獲得最佳性能。 發(fā)表于：8/24/2022 FPGA教學——FPGA中的競爭冒險消除 在FPGA的設(shè)計中，毛刺現(xiàn)象是長期困擾電子設(shè)計工程師的設(shè)計問題之，是影響工程師設(shè)計效率和數(shù)字系統(tǒng)設(shè)計有效性和可靠性的主要因素。由于信號在FPGA的內(nèi)部走線和通過邏輯單元時造成的延遲，在多路信號變化的瞬間，組合邏輯的輸出常常產(chǎn)生一些小的尖峰，即毛刺信號，也容易引起競爭冒險現(xiàn)象，從而使電路工作的穩(wěn)定性大受影響。 發(fā)表于：8/24/2022 FPGA教學——為什么FPGA主頻比CPU慢，但卻可以用來幫CPU加速？ 我們知道，F(xiàn)PGA的頻率一般只有幾百MHz，而CPU的頻率卻高達數(shù)GHz。那么，有不少網(wǎng)友心中就有一個疑問：“為什么FPGA主頻比CPU慢，但卻可以用來幫CPU做加速?”。 發(fā)表于：8/23/2022 FPGA教學——STA靜態(tài)時序分析 靜態(tài)時序分析（簡稱STA）是用來驗證數(shù)字設(shè)計時序的技術(shù)之一，另外一種驗證時序的方法是時序仿真，時序仿真可以同時驗證功能和時序。“時序分析”這個術(shù)語就是用來指代“靜態(tài)時序分析“或”時序仿真“這兩種方法之一，簡單來說，時序分析的目的就是為了解決設(shè)計中的各種時序問題。 發(fā)表于：8/23/2022 ?…16171819202122232425…?
