頭條 基于FPGA的ZUC算法快速實(shí)現(xiàn)研究 祖沖之（ZUC）算法是我國(guó)自主研發(fā)的商用序列密碼算法，已被應(yīng)用于服務(wù)器實(shí)時(shí)運(yùn)算和大數(shù)據(jù)處理等復(fù)雜需求場(chǎng)景，ZUC的高速實(shí)現(xiàn)對(duì)于其應(yīng)用推廣具有重要的實(shí)用意義?；诖?，針對(duì)ZUC適用環(huán)境的FPGA實(shí)現(xiàn)高性能要求，通過(guò)優(yōu)化模乘、模加等核心運(yùn)算，并采用流水化結(jié)構(gòu)設(shè)計(jì)，在FPGA硬件平臺(tái)上實(shí)現(xiàn)了ZUC算法。實(shí)驗(yàn)結(jié)果表明，ZUC算法核的數(shù)據(jù)吞吐量可達(dá)10.4 Gb/s，與現(xiàn)有研究成果相比，降低了關(guān)鍵路徑的延遲，提升了算法工作頻率，在吞吐量和硬件資源消耗方面實(shí)現(xiàn)了良好的平衡，為ZUC算法的高性能實(shí)現(xiàn)提供了新的解決方案。 最新資訊 FPGA教學(xué)——用硬件思維描述HLS設(shè)計(jì) 圖片ESL (Electronic System Level)設(shè)計(jì)理念最早可追溯至2001年，其核心思想是通過(guò)高層次語(yǔ)言如C/C++或圖形設(shè)計(jì)工具描述或搭建系統(tǒng)行為并對(duì)其進(jìn)行仿真驗(yàn)證。于是，就形成了兩個(gè)分支。分支一是從高層次語(yǔ)言角度出發(fā)，對(duì)應(yīng)產(chǎn)生了如Xilinx Vitis HLS (High Level Synthesis)工具；分支二是從模塊化設(shè)計(jì)角度出發(fā)，對(duì)應(yīng)產(chǎn)生了如Mathworks的HDL Coder、Xilinx的Vitis Model Composer等工具。這些工具在其適用的場(chǎng)合可有效加速設(shè)計(jì)開(kāi)發(fā)的進(jìn)度，縮短開(kāi)發(fā)周期。 發(fā)表于：9/2/2022 FPGA教學(xué)——用FPGA來(lái)給FPGA EDA加速？ 眾所周知，目前的FPGA EDA設(shè)計(jì)軟件大都運(yùn)行在x86的CPU上，而在很多領(lǐng)域，F(xiàn)PGA加速器又可以作為CPU的協(xié)處理器進(jìn)行計(jì)算加速。那么，F(xiàn)PGA本身是否可以用來(lái)對(duì)FPGA EDA，比如綜合、布局、布線的過(guò)程進(jìn)行加速呢？ 發(fā)表于：9/2/2022 教學(xué)——Vivado 常見(jiàn)Warning問(wèn)題解決方法說(shuō)明 Vivado 常見(jiàn)Warning問(wèn)題解決方法說(shuō)明 發(fā)表于：9/2/2022 FPGA教學(xué)——?基于Verilog的DDS波形發(fā)生器的分析與實(shí)現(xiàn)（三角波、正弦波） 基于Verilog的DDS波形發(fā)生器的分析與實(shí)現(xiàn)（三角波、正弦波） 最近學(xué)習(xí)了一下關(guān)于DDS的相關(guān)知識(shí)，本篇概要記錄一下自己的理解與實(shí)現(xiàn)。 發(fā)表于：9/2/2022 教學(xué)：?jiǎn)纹瑱C(jī)狀態(tài)機(jī)編程詳解 玩單片機(jī)還可以，各個(gè)外設(shè)也都會(huì)驅(qū)動(dòng)，但是如果讓你完整的寫一套代碼時(shí)，卻無(wú)邏輯與框架可言。這說(shuō)明編程還處于比較低的水平，你需要學(xué)會(huì)一種好的編程框架或者一種編程思想！比如模塊化編程、狀態(tài)機(jī)編程、分層思想等，相關(guān)推薦：分享兩種單片機(jī)編程思想。 發(fā)表于：8/31/2022 FPGA教學(xué)——FPGA和ASIC有何區(qū)別 FPGA（Field Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，是一種硬件可重構(gòu)的體系結(jié)構(gòu)。它是在可編程陣列邏輯 PAL（Programmable Array Logic）、門陣列邏輯 GAL（Gate Array Logic）、可編程邏輯器件 PLD（Programmable Logic Device）等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了全定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 發(fā)表于：8/31/2022 FPGA教學(xué)——FPGA實(shí)現(xiàn)DS18B20溫度采集 第八例啦，本例將介紹如何通過(guò)FPGA采集DS18B20傳感器的溫度值。 發(fā)表于：8/31/2022 入門：可編程邏輯電路—版圖驗(yàn)證工具的作用 版圖驗(yàn)證工具的作用是檢查版圖是否滿足設(shè)計(jì)規(guī)則、電氣規(guī)則、版圖與電路圖是否一致等，對(duì)于降低設(shè)計(jì)失敗的風(fēng)險(xiǎn)具有重要作用。 發(fā)表于：8/30/2022 教學(xué)：FPGA學(xué)習(xí)-總結(jié)fifo設(shè)計(jì)中深度H的計(jì)算 對(duì)于fifo來(lái)說(shuō)，H的設(shè)置至關(guān)重要。既要保證功能性，不溢出丟數(shù)，也要保證性能流水。深度設(shè)置過(guò)小會(huì)影響功能，過(guò)大又浪費(fèi)資源。因此，總結(jié)下fifo設(shè)計(jì)中深度H的計(jì)算。 發(fā)表于：8/30/2022 教學(xué)：verilog基礎(chǔ)之規(guī)范化參數(shù)定義parameter parameter經(jīng)常用于定義數(shù)據(jù)位寬，定義時(shí)間延遲，在模塊和實(shí)例引用時(shí)，可以通過(guò)參數(shù)傳遞，改變被引用的模塊。因此我們盡量把所有的可能變動(dòng)的參數(shù)設(shè)置在頂層，一眼明了，方便日后維護(hù)。 發(fā)表于：8/30/2022 ?…15161718192021222324…?
