頭條 基于FPGA的ZUC算法快速實現(xiàn)研究 祖沖之（ZUC）算法是我國自主研發(fā)的商用序列密碼算法，已被應用于服務器實時運算和大數(shù)據(jù)處理等復雜需求場景，ZUC的高速實現(xiàn)對于其應用推廣具有重要的實用意義?；诖?，針對ZUC適用環(huán)境的FPGA實現(xiàn)高性能要求，通過優(yōu)化模乘、模加等核心運算，并采用流水化結構設計，在FPGA硬件平臺上實現(xiàn)了ZUC算法。實驗結果表明，ZUC算法核的數(shù)據(jù)吞吐量可達10.4 Gb/s，與現(xiàn)有研究成果相比，降低了關鍵路徑的延遲，提升了算法工作頻率，在吞吐量和硬件資源消耗方面實現(xiàn)了良好的平衡，為ZUC算法的高性能實現(xiàn)提供了新的解決方案。 最新資訊 奧越信OYES 300PLC在國內某鋼管廠生產線中的應用 在鋼管生產過程中，需要對不同長度范圍的鋼管進行分選，通過運用由光電傳感器、編碼器、運輸輥道、翻板機、過鋼臺架、接近開關組成的鋼管自動分選生產線，可較好的解決這一問題。在該系統(tǒng)中，采用西門子PLC控制運輸輥道和翻板機將一定長度范圍內的鋼管放置在相應的料筐內，實現(xiàn)了鋼管的自動分選，并使分選準確率達到100%。 發(fā)表于：8/26/2018 PLC為工業(yè)污水處理系統(tǒng)，提供了有效的自控方法 目前，我國大多數(shù)污水處理控制系統(tǒng)自動化水平不高、安全性低、管理不當，效率普遍低于世界標準。污水處理系統(tǒng)中的曝氣過程控制、數(shù)據(jù)通訊和監(jiān)控管理是急需解決的主要問題。 發(fā)表于：8/26/2018 PLC在江西某自來水廠中的應用 水和電是人類生活不可缺少的重要生產資料,節(jié)水節(jié)能已成為時代特征。我們的水電能源短缺的國家,面對城市污水肆意排放,水質下降,如何使水質達到日常生活,工業(yè)生產可靠性、穩(wěn)定性,直接影響居民的正常工作和經(jīng)濟的發(fā)展。 發(fā)表于：8/26/2018 羅克韋爾自動化新型控制器：幫助簡化機器安全系統(tǒng)，輕松地將安全性融入機器 各生產商和設備制造商不斷尋求各種方法，來對整個機器和系統(tǒng)的安全性進行簡化和標準化。借助羅克韋爾自動化全新的 Allen-Bradley Compact GuardLogix 5370 控制器，用戶不再需要采用單獨的網(wǎng)絡和控制器即可在多達 16 軸的應用中實現(xiàn)安全及運動控制。因此，可更為輕松地將安全性融入各種標準機器和定制機器，從而簡化系統(tǒng)架構。 發(fā)表于：8/26/2018 美國DARPA研發(fā)新算法，小型商用無人機變身自主偵察機 日前，美國國防高級研究計劃局（DARPA）演示了一種新算法，這種算法可以讓小型商用無人機變身自主偵察機，以便在城市廢墟里搜尋幸存者。 發(fā)表于：8/25/2018 汽車生產實現(xiàn)無PC化設計方案 通過將現(xiàn)場的電腦置換成C語言控制器和GOT，提高信息系統(tǒng)的可靠性。 發(fā)表于：8/24/2018 盲信號處理中FastICA算法的IP核設計 針對盲信號處理中FastICA算法處理速度慢、性能差的問題，提出使用FPGA實現(xiàn)FastICA算法的方案，以提高FastICA算法的處理能力。設計了基于Avalon總線的FastICA IP核，嵌入到SoPC和ASIC設計中。仿真測試結果表明,FastICA IP核實現(xiàn)了盲信號分離，處理速度是PC的20倍，滿足了高速盲信號處理的需要。 發(fā)表于：8/24/2018 基于FPGA的猝發(fā)式直擴載波同步技術研究與實現(xiàn) 針對短時猝發(fā)式直擴系統(tǒng)中大頻偏情況下信號載波的捕獲和跟蹤問題，提出了一種集掃頻、FFT頻率估計和數(shù)字鎖相環(huán)技術于一體的載波同步實現(xiàn)方案。基于Matlab進行方案仿真和基于FPGA平臺進行硬件實現(xiàn)，并通過EDA軟件SignalTap工具實時捕獲數(shù)據(jù)完成方案可行性驗證。結果表明，該方案可以滿足系統(tǒng)設計要求。 發(fā)表于：8/24/2018 基于FPGA的剩余電壓檢測系統(tǒng)的設計 提出了一種高準確度低功耗的剩余電壓檢測方法。該測量裝置通過過零檢測電路獲取工頻同步信號，在工頻交流峰值時刻切斷待測設備的電源，由高輸入阻抗的輸入回路對待測設備的剩余電壓進行取樣;在NiosII的控制下,采用高速采樣保持電路和高精度模數(shù)轉換器實現(xiàn)設備掉電1 s和10 s后剩余電壓的在線檢測。實驗證明該測量裝置有較好的穩(wěn)定性，測量準確度達到0.506%，滿足測量要求。 發(fā)表于：8/24/2018 基于FPGA的LVDS高可靠性傳輸優(yōu)化設計 針對LVDS高速鏈路傳輸過程中出現(xiàn)的誤碼及傳輸距離較短問題，分別從硬件和邏輯編碼方面提出各自優(yōu)化方案。硬件方面在LVDS發(fā)送端增加高速驅動器，接收端增加自適應線纜均衡器，可補償信號在長距離傳輸過程中出現(xiàn)的衰減，還原雙絞線中的畸變信號。在邏輯編碼方面，對傳統(tǒng)的10B8B編碼方式進行改進，設計出一種具有自糾錯能力的10B6B編碼方式，不僅改善了雙絞線中直流平衡狀況，而且減小了LVDS傳輸過程中的誤碼率。優(yōu)化后的LVDS接口與正常編碼的LVDS接口相比，具有更遠的傳輸距離，更小的誤碼率。該設計方法簡單可靠，性能穩(wěn)定，測試結果表明，可在48 m差分雙絞線長度下以400 Mb/s速率實現(xiàn)零誤碼可靠傳輸。 發(fā)表于：8/24/2018 ?…78798081828384858687…?
