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基于FPGA的ZUC算法快速實(shí)現(xiàn)研究

基于FPGA的ZUC算法快速實(shí)現(xiàn)研究

祖沖之（ZUC）算法是我國自主研發(fā)的商用序列密碼算法，已被應(yīng)用于服務(wù)器實(shí)時(shí)運(yùn)算和大數(shù)據(jù)處理等復(fù)雜需求場(chǎng)景，ZUC的高速實(shí)現(xiàn)對(duì)于其應(yīng)用推廣具有重要的實(shí)用意義。基于此，針對(duì)ZUC適用環(huán)境的FPGA實(shí)現(xiàn)高性能要求，通過優(yōu)化模乘、模加等核心運(yùn)算，并采用流水化結(jié)構(gòu)設(shè)計(jì)，在FPGA硬件平臺(tái)上實(shí)現(xiàn)了ZUC算法。實(shí)驗(yàn)結(jié)果表明，ZUC算法核的數(shù)據(jù)吞吐量可達(dá)10.4 Gb/s，與現(xiàn)有研究成果相比，降低了關(guān)鍵路徑的延遲，提升了算法工作頻率，在吞吐量和硬件資源消耗方面實(shí)現(xiàn)了良好的平衡，為ZUC算法的高性能實(shí)現(xiàn)提供了新的解決方案。

NASA機(jī)器人上的Peratech QTC®的技術(shù)

特別是QTC? 技術(shù)已在超過100萬種裝置上得到集成，涉及領(lǐng)域包括智能手機(jī)、電子白板、無繩鉆，甚至在NASA（美國國家航空航天局）機(jī)器人上也有集成。

發(fā)表于：8/21/2018

《IPC WP-024 智能織物結(jié)構(gòu)的可靠性和可洗性白皮書》發(fā)布

IPC—國際電子工業(yè)聯(lián)接協(xié)會(huì)?最近發(fā)布《IPC WP-024 智能織物結(jié)構(gòu)的可靠性和可洗性白皮書》。白皮書中包括來自研究團(tuán)隊(duì)對(duì)電子織物可洗性測(cè)試參數(shù)的初步研究成果。這是負(fù)責(zé)IPC-WP-024標(biāo)準(zhǔn)開發(fā)的IPC D-70電子織物標(biāo)準(zhǔn)委員會(huì)發(fā)布的首個(gè)白皮書。

發(fā)表于：8/21/2018

高云半導(dǎo)體進(jìn)一步強(qiáng)化歐洲銷售網(wǎng)絡(luò)

2018年8月20日，國內(nèi)領(lǐng)先的現(xiàn)場(chǎng)可編程邏輯器件供應(yīng)商—廣東高云半導(dǎo)體科技股份有限公司（如下簡(jiǎn)稱“高云半導(dǎo)體”），今日宣布簽約 Alcom電子科技公司作為比利時(shí)、荷蘭、盧森堡經(jīng)濟(jì)聯(lián)盟覆蓋歐洲的授權(quán)代理商，以此，高云半導(dǎo)體進(jìn)一步強(qiáng)化在歐洲的銷售與客戶支持網(wǎng)絡(luò)。

發(fā)表于：8/21/2018

高云半導(dǎo)體公司發(fā)布基于晨熙家族FPGA的RISC-V微處理器

廣東高云半導(dǎo)體科技股份有限公司（如下簡(jiǎn)稱“高云半導(dǎo)體”），今日宣布發(fā)布基于高云半導(dǎo)體FPGA的RISC-V微處理器早期使用者計(jì)劃，該計(jì)劃是基于晨熙家族 GW2A 系列FPGA芯片的包括系統(tǒng)級(jí)參考設(shè)計(jì)的FPGA編程BIT文件、GW2A開發(fā)板等的完整解決方案，其中系統(tǒng)級(jí)參考設(shè)計(jì)包括RISC-V MCU內(nèi)核、AHB & APB總線、存儲(chǔ)器控制單元及若干外設(shè)。

發(fā)表于：8/21/2018

SK電訊部署賽靈思FPGA用于AI加速，超越GPU實(shí)現(xiàn)5倍性能

自適應(yīng)和智能計(jì)算的全球領(lǐng)先企業(yè)賽靈思公司（Xilinx, Inc.，(NASDAQ:XLNX) ) 與 SK 電訊 (SKT) 今天共同宣布：SKT 已在其數(shù)據(jù)中心中部署賽靈思 FPGA，為其人工智能 (AI) 加速。SKT 的自動(dòng)語音識(shí)別 (ASR) 系統(tǒng)采用賽靈思? Kintex? UltraScale? FPGA為其聲控助手 NUGU 加速。與使用 GPU 相比，SKT 的自動(dòng)語音識(shí)別應(yīng)用性能提高了 5 倍，單位功耗性能也提高了 16 倍。該舉措標(biāo)志著 FPGA 加速器在韓國大型數(shù)據(jù)中心 AI 領(lǐng)域的首次商業(yè)應(yīng)用。

發(fā)表于：8/21/2018

協(xié)同芯片（Companion chips）：AI的明智選擇？

　　多年來，半導(dǎo)體行業(yè)一直致力于將越來越多的組件緊密的集成到單個(gè)片上系統(tǒng)中（SoC）。畢竟這對(duì)于龐大的應(yīng)用而言是非常實(shí)用的解決方案。通過優(yōu)化處理器的定位，存儲(chǔ)器和外部設(shè)備芯片廠商能夠?qū)?shù)據(jù)路徑調(diào)整到最短，從而提高功率效率并取得更高的性能，此外還能夠顯著的降低成本。通過這些方法，該行業(yè)已經(jīng)取得了巨大的成功，SoC幾乎是我們所有消費(fèi)電子產(chǎn)品的標(biāo)準(zhǔn)組件。

發(fā)表于：8/21/2018

FPGA成為需要高性能DSP功能系統(tǒng)的理想選擇

DSP對(duì)電子系統(tǒng)設(shè)計(jì)來說非常重要，因?yàn)樗軌蜓杆俚販y(cè)量、過濾或壓縮即時(shí)的模擬信號(hào)。這樣有助于實(shí)現(xiàn)數(shù)字世界和真實(shí)（模擬）世界的通信。但隨著電子系統(tǒng)進(jìn)一步精細(xì)化，需要處理多種模擬信號(hào)源，迫使工程師不得不做出艱難的決策。是使用多個(gè)DSP并將其功能與系統(tǒng)的其余部分同步更具優(yōu)勢(shì)？還是采用一個(gè)能夠處理多功能的具有精細(xì)軟件的高性能DSP更具優(yōu)勢(shì)？

發(fā)表于：8/21/2018

以FPGA為核心用純數(shù)字電路實(shí)現(xiàn)的TRNG結(jié)構(gòu)

本文嘗試了一種用純數(shù)字電路實(shí)現(xiàn)的TRNG結(jié)構(gòu)，且不使用諸如PLL等特殊資源，便于設(shè)計(jì)由FPGA驗(yàn)證移植到芯片設(shè)計(jì)。其核心思想是使用反相器和延時(shí)單元構(gòu)成兩個(gè)相互獨(dú)立的振蕩器，由于內(nèi)部噪聲的差異引起的相位偏移作為熵源，經(jīng)過一段時(shí)間振蕩后，隨機(jī)的狀態(tài)由數(shù)字雙穩(wěn)態(tài)電路鎖存。多組振蕩器的輸出，經(jīng)過異或和同步處理后得到隨機(jī)序列。該TRNG在FPGA物理平臺(tái)上實(shí)現(xiàn)并進(jìn)行了測(cè)試驗(yàn)證。

發(fā)表于：8/21/2018

STM32單片機(jī)超詳細(xì)學(xué)習(xí)資料，看完就懂了

　　在STM32內(nèi)部，F(xiàn)SMC的一端通過內(nèi)部高速總線AHB連接到內(nèi)核Cortex－M3，另一端則是面向擴(kuò)展存儲(chǔ)器的外部總線。　　內(nèi)核對(duì)外部存儲(chǔ)器的訪問信號(hào)發(fā)送到AHB總線后，經(jīng)過FSMC轉(zhuǎn)換為符合外部存儲(chǔ)器通信規(guī)約的信號(hào)，送到外部存儲(chǔ)器的相應(yīng)引腳，實(shí)現(xiàn)內(nèi)核與外部存儲(chǔ)器之間的數(shù)據(jù)交互。

發(fā)表于：8/21/2018

大數(shù)據(jù)時(shí)代，F(xiàn)PGA的位置在哪里？

8月8日，英特爾在美國總部召開了名為“以數(shù)據(jù)為中心（Data-Centric）”的創(chuàng)新峰會(huì)。在會(huì)上，以英特爾執(zhí)行副總裁、數(shù)據(jù)中心集團(tuán)總經(jīng)理Navin Shenoy為首的各產(chǎn)品線主要負(fù)責(zé)人介紹了英特爾在大數(shù)據(jù)時(shí)代的發(fā)展愿景和布局，對(duì)“以數(shù)據(jù)為中心的計(jì)算（Data-Centric Computing）”的潛在市場(chǎng)進(jìn)行了分析，并且公布了若干英特爾相關(guān)軟硬件產(chǎn)品的發(fā)展路線圖。

發(fā)表于：8/21/2018

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